デジタル波形のタイミング

このチュートリアルは、ナショナルインスツルメンツの計測の基礎シリーズの一つです。このシリーズのそれぞれのチュートリアルでは、理論の説明と実例により、一般計測アプリケーションの特定のトピックについて習得することができます。このチュートリアルでは、デジタル信号のタイミング特性について説明します。 また、このチュートリアルと同じ内容を学習者のペースで習得できる対話式プレゼンテーション（英語）もご覧いただけます。 デジタル信号の電圧レベルについては、チュートリアル、『デジタル計測：論理回路・デジタルレベル・駆動状態』（英語）をご覧ください。 チュートリアルのリストについては、計測の基礎 メインページ（英語）をご覧ください。

デジタル信号の概要

論理レベルは、どちらのビット（0もしくは1）を保持しているかを表しています。ところが、様々なデバイス間で行われる通信では、レベルで表わされたビットはタイミング情報に関連付けられるはずです。これを実現させるために、デジタル波形はクロック信号を基準とします。基本的なクロック信号は、一定の周期を持つ方形波（下の図2のtP）です。この周期は、1つのクロックエッジ（通常、立ち上がりエッジ）から次の類似したクロックエッジまでとなっています。クロック周波数は、クロック周期の逆数（1/tP）です。

 

　　

図1．クロック信号の例

クロック信号は、データ転送中にデジタルトランスミッタとレシーバを同期させるために使用されます。例えば、トランスミッタはクロック信号の各立ち上がりエッジで各データビットを送信し、レシーバは同クロックを使用してデータを読み取ることができます。

 

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デジタル信号のタイミング

アクティブデジタルエッジ

デジタルトランスミッタは、クロックの各「アサート」エッジ（アクティブクロックエッジ）で新しいデータをサンプリングします。アサートエッジが立ち上がりエッジ（LOWからHIGH）もしくは立下りエッジ（HIGHからLOW）のどちらであるかは、デバイスによって異なります。新しいデバイスでは、クロックの立ち上がりエッジと立下りエッジの両方を使用します。このようなデバイスのことを、ダブルデータレート（DDR）デバイスといいます。実際には、クロックのアサートエッジの短い遅延後にデータが送信されます。この遅延をtCO（clock-to-out time）といいます。

レシーバは、各アクティブクロックエッジでデータをサンプリングします。図2の例では、クロックの立ち上がりエッジである垂直矢印（↑）部分にアサートエッジが表示されています。

保持時間とセットアップ時間

レシーバは、レシーバ側のクロックのアサートエッジでデジタルライン上のデータをサンプリングしますが、この時に、レシーバがデータを確実にラッチできるよう、2つのタイミングパラメータについてよく理解する必要があります。原則として、これらのデータラインはサンプリング時に値を変更しません。

1つ目のパラメータをセットアップ時間といい、「tSU」と表します。セットアップ時間とは、レシーバのクロックエッジが有効となる前にデータ信号が安定していなければならない（変化するべきでない）期間のことです。2つ目のパラメータは、保持時間（tH）です。保持時間とは、レシーバのクロックエッジが有効となった後にデータ信号が安定していなければならない期間のことです。データサンプリングにおけるレシーバの信頼性を向上させるには、設定時間およびセットアップ時間を考慮し、レシーバクロックのアサートエッジ付近で安定したウィンドウが必要となります。レシーバのセットアップ時間と保持時間の条件が満たされない場合、信頼性のあるデータサンプリングは期待できません。また、レシーバが不安定な状態となる可能性もあります。

図2．セットアップ時間と保持時間

 

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タイミングエラーと解析

タイミングは、デジタルシステムにおいて最も重要な要素のひとつです。デジタル通信における信頼性と確度は、タイミングの質によって決まります。実際に、デジタル通信システムにおいては、多くのタイミングエラーが発生します。一番考慮する必要があるエラーは、ジッタとドリフトの2つです。

ジッタ

ジッタとは、理想的なイベントタイミングとの偏差のことで、通常は基準信号のゼロ交差から計測します。通常、クロストークや出力 の同時切り 替え、そして常時発生している干渉信号がジッタの原因となります。ジッタは時間の経過とともに変化するため、ジッタの定量化や計測は、目視による秒単位のジッタ範囲推定から、時間に対する標準偏差などの統計を基にした計測まで様々です。

 

図3．ジッタの例

 

ドリフト 

クロックのドリフトは、トランスミッタとレシーバのクロック周期が僅かに異なる場合に発生します。多数のクロックサイクルを経過し、周期差が拡大すると、同期喪失などのエラーが発生する可能性があります。例えば、2つの高速デジタルI/Oデバイスが100 MHzで集録を行っている場合、一方の計測器上の実際のオシレータは、他方の計測器上のものと比較して僅かに集録レートが異なります。通常、クロック確度は、ppm（parts per million、百万分の1）またはppb（parts per billion、10億分の1）で表されます。例えば、25 ppmの確度を備えた100 MHzのクロックは、100 MHz +/- 2.5 kHzで実行します。この2つのデジタルI/Oデバイスが上記のレートおよび確度で5秒間データ集録を行った場合、5秒後には最大500μ秒もしくは5クロック周期分の同期が喪失することになります。

 

アイダイアグラム

アイダイアグラムは、3周期分のデジタルトランスミッタの出力から構成されています。これらの3つの周期は、メインシステムクロックの3つの周期（tP）で、図5では破線で縦に区分されています。時間周期おいてトランスミッタが3つの論理0値を出力した場合には、図5の緑色のプロットのようになります。図5のアイダイアグラムは、0 1 1（ピンク）、1 1 0（黄色）、0 0 1（青）、1 0 0（緑）など、0と1の可能な組み合わせを全て1つのプロットにオーバーレイする構成となっています。

図4．アイダイアグラムの例

アイダイアグラムは、優れたタイミング/レベルエラー表示機能を搭載したタイミング解析ツールです。図6からお分かりのように、実際には、ジッタのようなエラーは頻繁に変化するうえに微小であるため、量子化が非常に困難です。したがって、アイダイアグラムは、電圧レベルエラーのほか、ジッタの最大値を検出するのに役立つツールです。これらのエラーの増加に伴い、アイダイアグラムの中心の空白は減少します。このスペースは、アイの幅および高さの2つによって決まります。

図5．アイダイアグラムに表示されたジッタと電圧ノイズ 

最終的なアイダイアグラムの空白の幅を、単純に「アイ幅」といいます。アイダイアグラムが十分なサンプル（何百万回も行われた3周期分のサ ンプル）で作成されている場合には、アイ幅により、指定時間周期においてデータラインが安定する時間を推定することが可能です。これにより、最大セットアップ時間および保持時間をかなり正確に判断することが可能となります。

アイダイアグラムの空白の最終的な高さを「アイ高さ」といいます。アイダイアグラムが十分なサンプル（何百万回も行われた3周期分のサンプル）で作成されている場合には、このアイ高さにより、データサンプリングを正しく行うのに最適な、レシーバのVIHおよびVIL値が判断可能です。

デジタル信号における送信の質が高いほど、アイの中心の空白は大きくなります。つまり、アイ幅とアイ高さは大きいほど良いということです。

図6．アイダイアグラムにおけるアイ高さとアイ幅

 

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デジタル信号のタイミング解析の例

図7のような実際のアイダイアグラムは、NI 5124 200 MS/秒デジタイザなどの高速デジタイザがサンプリングした遷移の重なりがどこに集中しているかをプロットで表したものです。ピクセルに対する遷移の重なりの割合は、プロットの色により示されています。図7のように、アイダイアグラムは以下の部分から構成されています。

1. データ遷移の重なりとレシーバのVIHとの交点―データサンプリングの信頼性を確立するために、クロックが開始された時間です。クロックがこれ以前に開始されたとすると、必要なセットアップ時間周期においてデータラインはまだ変化している可能性があります。このシステムでは、VIH電圧レベルは制限されています。
2. クロックのアサート時間と保持時間が有効であるかどうかを表す交点
3. レシーバのセットアップ時間
4. レシーバの保持時間
5. 移行の割合（低）
6. 移行の割合（非常に高）

• レシーバクロックのアサートエッジは、垂直の太線で表されています。
• レシーバのVIHおよびVILは、横線（破線）で表されています。

図7．アイダイアグラムのスクリーンショット

 

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