タイミングループ ((シングルサイクル))

1つ上のパレット: タイミングストラクチャ

インストールパッケージ: FPGAモジュール

FPGAモジュールのシングルサイクルタイミングループは、指定したFPGAクロックのクロックレートに正確に一致する点で、LabVIEWのタイミングループと異なります。 シングルサイクルタイミングループでFPGAターゲットのベースクロック以外のクロックの使用を構成すると、FPGA VIに複数のクロック領域が実装されます。 タイミングループを制御するFPGAクロックは、シングルサイクルタイミングループの入力ノードのソース名入力に値を接続するか、タイミングループを構成ダイアログボックスを使用して指定できます。

以下のVI、関数、またはストラクチャはシングルサイクルタイミングループ内で使用できません。

  • 「アナログ周期測定」VI
  • 「バタワースフィルタ」VI
  • 「離散遅延」VI
  • 「除算」関数
  • 「FIFOクリア」関数
  • FPGA I/Oメソッドノード (特定のFPGAターゲットを使用する場合を除く)
  • FPGA I/Oプロパティノード (特定のFPGAターゲットを使用する場合を除く)
  • 「割り込み」VI
  • 「ルックアップテーブル1D」VI (データ補間が有効な場合)
  • 「ループタイマ」Express VI
  • 同じI/Oリソースが構成された複数のFPGA I/Oノード (ループ内とループ外に少なくとも1つずつ以上ノードがある場合)
  • 非再入可能サブVI (複数インスタンスを使用する場合)
  • 「ノッチフィルタ」VI
  • PID VI
  • 「商&余り」関数
  • 「逆数」関数
  • 「1D配列回転」関数
  • 「正弦波発生器」VI
  • 単精度浮動小数点演算
  • 「平方根」関数
  • タイミングループ
  • 「待機」Express VI
  • 「オカーレンス待機」関数
  • Whileループ

FPGAターゲットによっては、上記以外にもサポートしないVIまたは関数がある場合もあります。 また、特定のI/O項目をシングルサイクルタイミングループの内外でサポートしないターゲットもあります。 詳細については、特定のFPGAターゲットのハードウェアドキュメントを参照してください。

以下の表は、シングルサイクルタイミングループとその他のコンポーネントのやりとりを示しています。

マイコンピュータの下のVIで開いたシングルサイクルタイミングループマイコンピュータの下にある開いているVIにシングルサイクルタイミングループを配置すると、そのシングルサイクルタイミングループにFPGAがサポートしていない端子がいくつか表示されます。 その後、このVIをFPGAターゲットの下で開くと、これらの端子が表示状態のままになります。 FPGAターゲットの下で開いているVIにシングルサイクルタイミングループを配置すると、サポートされないシングルサイクルタイミングループの端子は非表示になります。 このVIをマイコンピュータで開くと、マイコンピュータでサポートされないすべてのシングルサイクルタイミングループの端子が非表示になります。
FPGAターゲットの下のVIで開いたシングルサイクルタイミングループFPGA VIにシングルサイクルタイミングループを配置すると、デフォルトではソース名入力だけが表示されます。 FPGA VIに配置したシングルサイクルタイミングループの入力ノードにあるソース名とエラー以外の入力はすべて無効です。 エラーは、FPGA VI内のシングルサイクルタイミングループで唯一サポートされている出力です。
メモ　　FPGA VIでは、シングルサイクルタイミングループの前または後にフレームを追加してタイミングシーケンスストラクチャとして使用しないでください。 LabVIEW FPGAモジュールは、タイミングシーケンスストラクチャをサポートしていません。
シングルサイクルタイミングループ内の表示器シングルサイクルタイミングループ内には表示器を配置できますが、その表示器のローカル変数がその表示器に書き込みを行っていない場合に限ります。
FPGA I/OノードとシングルサイクルタイミングループFPGAターゲットがサポートしている場合、シングルサイクルタイミングループ内でFPGA I/Oノードを使用できます。 FPGAターゲットがシングルサイクルタイミングループをサポートしている場合は、アービトレーションオプションとしてリクエスタが複数の場合のみアービトレートかアービトレーションなしだけを選択できます。 リクエスタが複数の場合のみアービトレートを選択した場合、FPGA VIの1つのI/O項目に対してFPGA I/Oノードの複数のインスタンスを使用できません。 アービトレーションなしを選択した場合、FPGA VIの1つのI/O項目に対してFPGA I/Oノードの複数のインスタンスを使用できますが、シングルサイクルタイミングループ内の各インスタンスが同じレートで実行されている必要があります。
フラットシーケンスとシングルサイクルタイミングループシングルサイクルタイミングループ内で、フラットシーケンスストラクチャまたはスタックシーケンスストラクチャを使用できます。 すべてのシーケンスフレームは、1つのクロックサイクルで実行されます。
サブVIとシングルサイクルタイミングループシングルサイクルタイミングループ内では、非再入可能サブVIまたは共有されたサブVIの複数のインスタンスを配置できません。 シングルサイクルタイミングループ内にある再入可能VIでは、共有リソースを使用しない場合に限り複数のインスタンスを使用できます。
「オカーレンス待機」関数とシングルサイクルタイミングループ「オカーレンス待機」関数は、シングルサイクルタイミングループ内で使用できません。 「オカーレンス設定」関数は使用できます。 「オカーレンス設定」関数をシングルサイクルタイミングループ内に配置した場合、ループの外で「オカーレンス待機」関数をWhileループまたはForループ内に配置できます。
1クロックサイクル関数、内部レジスタ、およびシングルサイクルタイミングループシングルサイクルタイミングループ内では、メモリメソッドノードなど、1クロックサイクルで実行する関数を使用できます。 この関数を組込ブロックメモリを使用するメモリ項目の読み取りに使用する場合、関数の出力は次のシングルサイクルタイミングループの反復まで有効ではありません。 したがって、このような関数の出力は初期化されないシフトレジスタに直接配線する必要があります。
メモ 「メモリメソッドノード」、「FFT」Express VI、および「FPGA I/O」などの関数には、タイミング違反解析ウィンドウにパスとして表示できる内部レジスタがあります。
シングルサイクルタイミングループ内の配列とクラスタFPGA VIをシングルサイクルタイミングループ内の特定の数値およびブール関数に配線された配列とクラスタでコンパイルできます。
シングルサイクルタイミングループ内のForループ数値、ブール、または比較演算を含み、自動指標トンネルのみを使用するForループは、シングルサイクルタイミングループ内に配置できます。 シフトレジスタ、フィードバックノード、またはVI呼び出しなど、状態を生成または含むオブジェクトは、シングルサイクルタイミングループ内のForループで使用できません。
単精度浮動小数点 (SGL) データタイプおよびシングルサイクルタイミングループ関数の実行には複数回のクロックサイクルが必要ですが、ハンドシェイク信号がないため、ほとんどの関数はシングルサイクルタイミングループ内で単精度浮動小数点演算を実行できません。


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