タイミングストラクチャ

1つ上のパレット: ストラクチャ

インストールパッケージ: FPGAモジュール。このトピックは、使用しているオペレーティングシステム、ライセンス取得製品、ターゲットによっては、LabVIEWのパレットに一致しない可能性があります。

サブダイアグラムの実行レートを制御するには、タイミングループストラクチャを使用します。

パレットオブジェクト説明
FPGAクロック定数ブロックダイアグラムでFPGAクロックを指定するには、FPGAクロック定数を使用します。
FPGAクロック無効化を開始周期クロックに依存する回路を保護するためにFPGAクロックを無効にします。 このVIは、グリッチの前、またはクロック信号が使用不可になる前にクロックを無効にします。 実行時に有効/無効の切り替えをサポートまたは必要とするクロックは、FPGA VIのダウンロードまたはリセット後に無効になります。 「FPGAクロック有効化を開始」VIでクロックを再度有効にすると、無効状態のクロックを使用するすべてのレジスタとメモリが、クロックが無効になる前の最後のサイクルの時と同じ状態になります。
FPGAクロック有効化を開始FPGAクロックを有効にします。 有効なデータを得るためには、有効にするクロックがグリッチがない実行中のクロックでなければなりません。 このVIでクロックを再度有効にすると、無効状態のクロックを使用するすべてのレジスタとメモリが、クロックが無効になる前の最後のサイクルの時と同じ状態になります。
タイミングループFPGAモジュールのシングルサイクルタイミングループは、指定したFPGAクロックのクロックレートに正確に一致する点で、LabVIEWのタイミングループと異なります。 シングルサイクルタイミングループでFPGAターゲットのベースクロック以外のクロックの使用を構成すると、FPGA VIに複数のクロック領域が実装されます。 タイミングループを制御するFPGAクロックは、シングルサイクルタイミングループの入力ノードのソース名入力に値を接続するか、タイミングループを構成ダイアログボックスを使用して指定できます。


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