大規模な設計でタイミングパフォーマンスを改善する (FPGAモジュール)

間接的な有効信号によって追加の信号がFPGA論理に追加されるため、経路の混雑が発生してタイミングパフォーマンスに制限が出る可能性があります。一部のアプリケーションでは、LabVIEWが設計で他のノードとは独立して実行するシングルサイクルタイミングループから間接的な有効信号を削除することで、経路の混雑を減少することが適切な場合があります。

間接的な有効信号を削除するかどうかを判断する

間接的な有効信号の削除が役立つ可能性のあるアプリケーション

  • 高スループットアプリケーション
  • 高速クロックで実行し大量のコードが含まれるシングルサイクルタイミングループを持つアプリケーション
  • 追加のコード自体は必要なクロックレートを満たしているにも関わらず、追加のコードを追加した後にコンパイルが失敗するアプリケーション

以下のフローチャートを使用して、アプリケーションで間接的な有効信号を削除することが役立つかどうかを判断してください。

制限された機能

LabVIEWは、間接的な有効信号が削除されたプロジェクトで以下のメソッドと機能をサポートしていません。

  • リセット (メソッドをインボーク)
  • 閉じてリセット
  • 中断 (メソッドをインボーク)
  • 最初に再度ダウンロードせずにVIを再実行する
  • VIの実行開始前に間接的な同期リセットを実行するIP
  • リセットがアサートされる際に実行クロックが必要なIP
  • VIの実行前に制御器、表示器、またはDMAにアクセスする
  • ブロックダイアグラムに影響を受けるループの前または後に実行する必要がある論理が含まれていない場合のみ間接的な有効信号を削除

シングルサイクルタイミングループから間接的な有効信号を削除する

正規のループから間接的な有効信号を削除する

以下の手順に従って、コンパイラがデータ依存項目がなく自走のシングルサイクルタイミングループから間接的な有効信号を削除することを可能にします。

  1. コンパイルプロパティダイアログボックスの情報ページで、シングルサイクルタイミングループ内で間接的な有効信号を削除することを許可チェックボックスをオンにします。
    メモ  間接的な有効信号の削除が必要チェックボックスが表示されない場合は、VIが間接的な有効信号の削除をサポートしていないターゲットの下で開かれています。

すべてのループから間接的な有効信号を削除する

以下の手順に従って、コンパイラがシングルサイクルタイミングループから間接的な有効信号の削除を試みることを要求します。この手順を完了すると、コンパイラがシングルサイクルタイミングループから間接的な有効信号を削除できなかった場合にLabVIEWがエラーを返します。

  1. シングルサイクルタイミングループの入力ノードをダブルクリックすると、タイミングループを構成ダイアログボックスが表示されます。
  2. 間接的な有効信号の削除が必要チェックボックスをオンにします。

個々のCLIPクロックで間接的な有効信号の削除を有効にする

必要なタグを追加してクロックが宣言XMLファイルへのゲーティングをサポートすることで、設計の各CLIPクロックで間接的な有効信号の削除を可能にする必要があります。

関連情報

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FPGA VIでのデータフローおよび有効チェーン

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