FPGA VIの速度およびサイズを最適化する (FPGAモジュール)

FPGA VIの性能を最適化する場合は、FPGA VIを修正することで、速度の向上、FPGA論理の使用量の減少、または両方が実現できる可能性があります。

以下の表には、FPGA VIの最適化に使用できる方法が記載されています。

メモ  この表の方法を理解するには、レジスタについての知識が必要です。
最適化の方法 FPGAの速度 FPGAのサイズ

組み合わせパスを短縮。

適切な場合にパイプライン処理を使用。

シングルサイクルタイミングループを使用。

並列処理を使用。

アービトレーションオプションとしてアービトレーションなしを選択。

非再入可能サブVIを使用。

再入可能サブVIを使用。

配列などのフロントパネルオブジェクトの数を制限。

可能な限り最小なデータタイプを使用。

カスタムデータタイプのサイズを制限。

可能な限り最大のVIおよび関数を回避。

ハンドシェイク信号を使用してタイミングのスケジュールを決定。

DMA FIFOにアクセスする際に外部データ値リファレンスを使用。

可能な限りデュアルポート読み取りアクセスを構成して、メモリリソース使用量を削減。

異なるタイプのメモリの利点が必要でない限り、配列定数にブロックメモリの実装を選択。ブロックメモリはFPGAリソースを消費せず、他のタイプのメモリと比較して高いクロックレートでコンパイルします。

ブロックダイアグラム上の他のノードとは独立して実行するシングルサイクルタイミングループから間接的な有効信号を削除します。この方法は大規模な設計で最も役立ちます。



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