FPGA VIで組み合わせパスを減らす (FPGAモジュール)

長い組み合わせパスの実行には時間がかかり、クロック領域の最大クロックレートが制限されます。

長い組み合わせパスは通常、シングルサイクルタイミングループで問題となります。これは、入力レジスタと出力レジスタ間の論理が、指定したクロックレートの1周期以内に完了する必要があるためです。シングルサイクルタイミングループでは、LabVIEWはコンポーネント内またはコンポーネント間のレジスタを削除するため、レジスタ間の組み合わせパスが長くなります。組み合わせパスのコードがクロックサイクル内に実行できないと判断されると、コンパイルエラーウィンドウにタイミング違反が返されます。

メモ  深くネスト化されたケースストラクチャも、コンパイルエラーウィンドウにタイミング違反が返される原因になります。

組み合わせパスの長さを減らすには、まず論理演算をできるだけ簡易化します。論理をできるだけ簡易な形式にした後、論理演算をいくつかのステップに分割してパイプライン処理を施すことにより、組み合わせパスの長さをさらに減らすことができます。

メモ  高スループット数学関数をシングルサイクルタイミングループで使用する場合は、複数の方法を使用して、関数間の組み合わせパスの長さを短縮することができます。


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