タイミング違反解析ウィンドウ

インストールパッケージ: FPGAモジュール

タイミング違反解析ウィンドウは、コンパイルステータスウィンドウのタイミング違反を調査ボタンをクリックすると開きます。 タイミング違反を調査ボタンは、FPGA VIのコンパイル時にコンパイルサーバでタイミング違反が発生した場合のみに表示されます。

このウィンドウを使用して、アプリケーションのクロックレート内で実行できないFPGAアプリケーションのコンポーネントを識別します。 リストの項目をダブルクリックするか要素を表示ボタンを押すと、ブロックダイアグラムでノードがハイライトされます。 タイミング違反を修正するために、さまざまな方法を使用することができます。

このウィンドウには以下のコンポーネントが含まれます。

  • タイミング情報—タイミング違反の原因となるFPGA VIのコンポーネントの伝播遅延と最大ファンアウトの一覧を表示します。 全体の遅延論理遅延経路の遅延の単位は、ナノ秒です。
    • パス—適切なFPGAクロックレートを超えるVIとコンポーネントの一覧を表示します。 各パスは、2つの内部レジスタ間のVIとコンポーネントを示します。 表の項目に対応するブロックダイアグラムのオブジェクト (関数、ストラクチャ、サブVIなど) がある場合は、表でその項目をダブルクリックするとブロックダイアグラムで対応するオブジェクトがハイライトされます。

      表には、非ダイアグラムコンポーネント項目、つまりブロックダイアグラムのオブジェクトに直接対応しない項目も表示されます。 このような項目には、リソースアービトレーション回路コンポーネントレベルIP (CLIP)、その他のターゲットハードウェアに依存する回路などがあります。 非ダイアグラムコンポーネントは、内部名を使用してブロックダイアグラムやCLIPに相関させることができます。 特定のFPGAターゲットに関しては、テーブルのCLIPをダブルクリックすることによって、ブロックダイアグラムのCLIPのトップカテゴリから信号を表示することができます。
    • 全体の遅延論理経路の合計を示します。 丸め込みにより、合計の値は、論理経路の値の合計と若干異なる場合があります。
    • 論理遅延論理ブロックの実行に必要な時間をナノ秒単位で示します。
    • 経路の遅延—信号がFPGAの論理ブロック間を伝達する際にかかる時間をナノ秒単位で示します。
    • 最大ファンアウト—1つの論理ブロックの出力が接続される論理ブロックの入力の最大数を表示します。 この最大ファンアウトは、通過するパスのどの場所でも発生する場合があります。 高い信号ファンアウト値により、経路の遅延が大きくなります。
  • 要素を表示パスで選択した項目をブロックダイアグラム上でハイライト表示します。 パスリストの項目をダブルクリックして、ブロックダイアグラムでその項目をハイライトすることもできます。
  • パスを表示—ブロックダイアグラム上で、パスで選択したパスにあるすべての項目をハイライトします。

誤って表示されるシングルサイクルタイミングループ

FPGA VIのサイズがFPGAにとって大きい割合を占める場合、Xilinxコンパイラは最適化のために各シングルサイクルタイミングループを1つのスライスの異なるルックアップテーブル (LUT)にマッピングする可能性があります。 2つの異なるシングルサイクルタイミングループが同じスライスにマッピングされ、そのうち一方でタイミングエラーが発生すると、タイミング違反解析ウィンドウに誤ったシングルサイクルタイミングループがタイミング違反として表示される可能性があります。



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